號稱 " 芯片奧林匹克 " 的半導體行業(yè)年度頂級電路會議 ISSCC 2026 釋放出一批具有直接市場意義的技術信號——三星 HBM4 性能數據首度公開，英偉達與 Broadcom 的光互聯路線圖趨于清晰，AMD、微軟等巨頭的 AI 加速器架構細節(jié)也相繼披露。

據頂級半導體分析機構 Semianalysis ，三星在本屆會議上展示的 HBM4 技術數據顯示，其帶寬達 3.3 TB/s，引腳速度最高可達 13 Gb/s，超出 JEDEC 標準逾兩倍，表明三星正在縮小與 SK 海力士之間的技術差距。與此同時，英偉達在會上提出的DWDM 光互聯方案，與 OCI MSA 行業(yè)聯盟同期發(fā)布的規(guī)范高度吻合，進一步明確了下一代 AI 數據中心互聯的技術走向。

三星 HBM4 若能在良率和可靠性上持續(xù)改善，將對 SK 海力士的市場主導地位構成實質性挑戰(zhàn)；而光互聯標準的逐步收斂，則意味著相關供應鏈的投資窗口正在打開。

ISSCC：半導體行業(yè)的年度技術風向標

先簡單介紹一下 ISSCC，國際固態(tài)電路會議，是半導體領域三大頂級學術會議之一，另外兩個為 IEDM 和 VLSI。與后兩者相比，ISSCC 更側重電路集成與實現，幾乎每篇論文均附有電路圖及實測數據，是業(yè)界觀察芯片技術實際落地進展的重要窗口。

今年的 ISSCC 尤為值得關注。據 SemiAnalysis 指出，往年 ISSCC 的論文對產業(yè)的直接影響參差不齊，但 2026 年明顯不同——大量論文與當前市場熱點高度相關，涵蓋 HBM4、LPDDR6、GDDR7、NAND 閃存、共封裝光學（CPO）、先進芯片間互聯，以及來自聯發(fā)科、AMD、英偉達、微軟等廠商的處理器架構。

三星 HBM4：性能突破，但良率與成本仍是隱憂

三星是三大內存廠商中唯一在本屆 ISSCC 發(fā)表 HBM4 技術論文的企業(yè)。

其展示的 HBM4 采用 12 層堆疊、36 GB 容量，配備 2048 個 IO 引腳，帶寬達 3.3 TB/s，核心 DRAM 采用第六代 10nm 級（1c）工藝，邏輯基底芯片則采用 SF4 先進邏輯制程。

最關鍵的架構變化在于基底芯片的制程分離。HBM4 將基底芯片從 DRAM 制程遷移至 SF4 邏輯制程，使工作電壓（VDDQ）從 HBM3E 的 1.1V 降至 0.75V，降幅達 32%，同時實現更高的晶體管密度與更優(yōu)的面積效率。結合自適應體偏置（ABB）控制技術和 4 倍 TSV 數量提升，三星 HBM4 在低于 1V 核心電壓下可達 11 Gb/s 引腳速度，最高可至 13 Gb/s，大幅超越 JEDEC HBM4 標準規(guī)定的 6.4 Gb/s 上限。

然而，這一技術路線存在明顯代價。SF4 制程的成本高于 SK 海力士采用的臺積電 N12 工藝及美光的內部 CMOS 基底方案。更關鍵的是，三星 1c 制程的前端良率去年僅約 50%，盡管持續(xù)改善，但較低的良率對 HBM4 的毛利率構成壓力。SemiAnalysis 指出，三星 HBM 歷史上的利潤率本就低于 SK 海力士，這一格局在 HBM4 世代仍面臨挑戰(zhàn)。

在可靠性與穩(wěn)定性方面，三星目前仍落后于 SK 海力士，但技術層面的追趕態(tài)勢已較為明顯。

LPDDR6 與 GDDR7：三星與 SK 海力士各有側重

三星與 SK 海力士均在本屆 ISSCC 展示了 LPDDR6 芯片。兩家的產品均支持最高 14.4 Gb/s 的數據速率，較最快的 LPDDR5X 提升約 35%。

在低電壓性能上，兩家存在差異。三星 LPDDR6 可在 0.97V 下達到 12.8 Gb/s，而 SK 海力士在 0.95V 下僅能達到 10.9 Gb/s，顯示三星在低引腳速度下的功耗效率更具優(yōu)勢。三星還同步展示了基于 SF2 制程的 LPDDR6 PHY，支持效率模式下讀取功耗降低近 50%。

SK 海力士的亮點則在于 GDDR7。其基于 1c 制程的 GDDR7 最高可達 48 Gb/s（1.2V），即便在 1.05V/0.9V 的低電壓下也能達到 30.3 Gb/s，高于 RTX 5080 所搭載的 30 Gb/s 顯存。位密度達到 0.412 Gb/mm ，顯著優(yōu)于三星 1b 制程的 0.309 Gb/mm 。

值得注意的是，SemiAnalysis 指出，英偉達此前公布的搭載 128GB GDDR7 的 Rubin CPX 大上下文 AI 處理器，已從 2026 年路線圖中基本消失，英偉達轉而聚焦于 Groq LPX 方案的推出。

光互聯：英偉達 DWDM 路線與行業(yè)標準趨于收斂

光互聯是本屆 ISSCC 另一核心議題，直接關系到下一代 AI 加速器集群的組網方式。

英偉達在會上提出了基于 DWDM（密集波分復用）的光互聯方案，采用每波長 32 Gb/s、8 個波長復用的架構，并以第 9 個波長進行時鐘轉發(fā)，以簡化 SerDes 設計、提升能效。這與 OFC 2026 前夕成立的 OCI MSA（光計算互聯多源協議）所發(fā)布的規(guī)范高度吻合—— OCI MSA 聚焦于 200 Gb/s 雙向鏈路，采用 4 波長 50G NRZ 的 DWDM 方案用于規(guī)模擴展（scale-up）互聯。

這一進展厘清了此前市場的疑惑：英偉達的 COUPE 光引擎面向 200G PAM4 DR 光學的規(guī)模擴展（scale-out）交換，而 DWDM 則用于規(guī)模擴展（scale-up）互聯，兩條路線并行不悖。

Broadcom 方面，其展示了 6.4T MZM 光引擎，由 64 路約 100G PAM4 通道組成，并在 Tomahawk 5 51.2T CPO 系統(tǒng)中完成測試驗證。Broadcom 表示未來將切換至 COUPE 方案，但現有產品仍沿用其他封裝路線。

Marvell 則展示了面向數據中心園區(qū)場景的 800G Coherent-Lite 收發(fā)器，功耗僅為 3.72 pJ/b（不含硅光子），約為傳統(tǒng)相干收發(fā)器的一半，在 40 公里光纖上的延遲低于 300 納秒。

先進封裝與芯片間互聯：多路技術競逐

隨著多芯片設計成為主流，芯片間互聯成為性能瓶頸，多家企業(yè)在本屆 ISSCC 展示了各自方案。

臺積電展示了主動局部硅互聯（aLSI）技術，通過在橋接芯片中引入邊沿觸發(fā)收發(fā)器（ETT）電路，改善信號完整性，將 PHY 深度從 1043 μ m 壓縮至 850 μ m，總功耗僅 0.36 pJ/b。SemiAnalysis 指出，該測試載體的封裝設計與 AMD MI450 GPU 高度吻合，暗示 aLSI 可能是 AMD 下一代產品的封裝方案。

英特爾展示了兼容 UCIe-S 標準的芯片間接口，基于 22nm 制程，可在標準有機封裝上實現最高 48 Gb/s/ 通道、傳輸距離 30mm 的互聯，被認為是未來 Diamond Rapids 至強 CPU 的原型方案。

微軟則披露了其芯片間互聯細節(jié)，基于臺積電 N3P 制程，在 24 Gb/s 下系統(tǒng)功耗為 0.33 pJ/b，SemiAnalysis 認為這正是微軟 Cobalt 200 CPU 中連接兩顆計算小芯片的定制高帶寬互聯。

AI 加速器：AMD、微軟、Rebellions 架構細節(jié)首度公開

AMD 在會上詳細介紹了 MI355X GPU 相對于 MI300X 的改進。核心計算芯片（XCD）從 N5 遷移至 N3P 制程，矩陣吞吐量翻倍而面積不變；IO 芯片（IOD）從 4 顆合并為 2 顆，減少了芯片間互聯開銷，互聯功耗降低約 20%。

微軟 Maia 200 是本屆會議披露的另一重要 AI 加速器。作為目前主流 HBM 加速器中最后堅守光罩級單片設計的產品，Maia 200 基于臺積電 N3P 制程，集成超過 10 PFLOPS 的 FP4 算力、6 顆 HBM3E 及 28 路 400 Gb/s 全雙工芯片間鏈路，封裝方案與英偉達 H100 類似，采用 CoWoS-S 中介層。

韓國 AI 芯片初創(chuàng)公司 Rebellions 則首度公開了其 Rebel100 加速器的架構細節(jié)。該芯片采用三星 SF4X 制程及 I-CubeS 先進封裝，配備 4 顆計算芯片和 4 顆 HBM3E，并集成硅電容以改善 HBM3E 供電質量。SemiAnalysis 指出，三星可能通過捆綁 I-CubeS 封裝與前端制程，并以 HBM 供貨條件為籌碼，推動這一尚未獲得主流 AI 加速器采用的封裝技術打入市場。